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全功率輸入帶寬（FullPowerAnalogInputBandwidth）是指當ADC輸出信號幅度低于最大輸出電平3dB時的輸入信號頻率范圍。一般采樣速率越高，全功率輸入帶寬就越寬。對于ADC而言，被采樣信號的帶寬必須在全功率輸入帶寬之內，否則在模擬輸入帶寬之外的頻率成分因衰減過多而無法正確地反映原始信號。


軟件無線電中通常采用的ADC和DAC的結構包括以下4種類型：
 
（1）并行結構，包括Flash-ADC和串狀DAC；
 
（2）分段結構，包括折疊內插ADC和“分段”梯形DAC；
 
（3）迭代結構，包括分區(qū)ADC、流水線型ADC、逐次逼近型ADC；
 
（4）Σ-△結構，包括Σ-△ADC和DAC。
 
下面以ADC為例對以上幾種結構進行介紹。
 
1．并行結構
 
并行結構的數(shù)據轉換器的基本思想是：同時比較待轉換的信號電平與所有級別的量化電平之間的關系，在模擬信號和數(shù)字信號之間相互轉換。并行結構所對應的A/D和D/A轉換器件分別為Flash-ADC和串狀DAC。
 
Flash-ADC內含一列并聯(lián)比較器，一列由電阻分壓器產生的電平作為相應的比較器的基準電壓。被轉換的模擬電壓信號同時加到全部比較器上，各比較器的輸出經編碼后作為ADC的輸出，如圖2.12所示。
 
一個分辨率為N（bit）的Flash-ADC含有2N個精密電阻，2N?1個高速比較器；分辨率每增加1bit，需要增加2N個精密電阻和2N個高速比較器，這會大大增加集成的復雜度和器件功耗。因此一般Flash-ADC的分辨率無法達到很高。
 
串狀DAC是實現(xiàn)Flash-ADC的逆操作，因使用電阻串來構造參考電壓而得名，在有的書中也被稱為開爾文分配器。串狀DAC依靠待轉換數(shù)據來控制一組開關，以產生合適的電流通過精密電阻，從而產生合適的模擬信號電壓。
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